인텔($INTC)은 4일 부산에서 열린 ISMP 2026에서 향후 240×240㎜ AI 반도체 패키지에 고대역폭메모리(HBM) 32개 이상과 EMIB 브리지 70개 이상을 탑재하는 구상을 제시했다.
이규오(Lee Kyu-oh) 인텔 파운드리 패키징 부문 이사는 “EMIB-T는 필요한 지점에만 고밀도 실리콘을 배치하면서, 칩 대형화 요구에 유연하게 대응할 수 있는 아키텍처를 제공한다”고 말했다고 지디넷코리아(ZDNet Korea)는 전했다.
인텔이 제시한 패키지 계획은 세 단계다. 올해 상용화 단계는 최대 120×120㎜ 크기에 HBM 12개와 브리지 20개 이상을 담고, 개발 중인 다음 단계는 120×180㎜ 이상 크기에 HBM 16개 이상과 브리지 38개 이상을 목표로 한다. 240×240㎜ 패키지는 그 이후 구상이다.
240×240㎜ 패키지의 면적은 120×120㎜의 네 배다. 인텔의 구상대로라면 브리지 수도 20여 개에서 70여 개로 늘어 약 3.5배 증가한다.
EMIB는 칩 사이에 작은 실리콘 브리지를 배치해 신호를 연결하는 기술이다. 패키지 전체에 실리콘 인터포저를 까는 방식과 달리, 고밀도 연결이 필요한 지점에만 브리지를 둔다.
인텔은 브리지 방식의 웨이퍼 활용률을 90% 이상, 인터포저 방식은 약 60%로 제시했다. 웨이퍼 활용률은 재료를 사용하는 비율이며, 완제품이 정상 작동하는 비율인 수율과는 다른 지표다.
EMIB-T는 브리지에 실리콘관통전극(TSV)을 더해 전력이 지나갈 통로를 만든 기술이다. 이규오 이사는 AI 칩 성능을 고려하면 브리지마다 TSV를 넣는 흐름이 될 것이라고 설명했다.
TSMC($TSM)의 CoWoS도 한 가지 구조로만 이뤄지지 않는다. CoWoS-L에는 국부 실리콘 연결 기술인 LSI가 적용돼 있어, 인텔의 브리지 방식과 CoWoS 전체를 ‘작은 브리지 대 큰 인터포저’로 단순 비교하기 어렵다. 본지는 앞서 TSMC가 5.5배 레티클 크기의 CoWoS를 양산하고 수율 98% 이상을 기록했다고 보도했다. 이는 인텔이 제시한 미래 패키지 구상의 양산 성적과 같은 수치가 아니다.
국내에서는 삼성전기와 LG이노텍이 EMIB-T용 패키지 기판 개발과 평가를 진행 중이라는 보도가 나왔다. 본지는 두 기업의 인텔 EMIB-T 기판 공급망 진입 추진 상황을 전했다. 이번 발표에서 두 기업의 공급이 확정되지는 않았다.
인텔은 240×240㎜ 패키지의 양산 일정이나 실제 수율, 패키지 휨 수치를 제시하지 않았다. 브리지 70개 이상은 현재 출하 제품의 사양이 아니라 미래 패키지에 대한 구상이다.
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