381종 칩 양산한 화웨이, 지연시간 단축 노선 제시

화웨이(Huawei)가 신호 지연시간을 줄이는 ‘타우 스케일링 법칙(Tau Scaling Law)’을 새로운 반도체 설계 노선으로 제시했다. 지난 6년간 이 원칙을 기반으로 381종의 칩을 설계·양산했다는 설명이다.

화웨이는 공식 발표에서 허팅보(He Tingbo) 화웨이 반도체사업부 총재가 5월 25일 상하이에서 열린 국제전기전자공학회 국제회로시스템심포지엄(ISCAS 2026)에서 타우 스케일링 법칙을 공개했다고 밝혔다. 기존의 기하학적 미세화를 시간 미세화로 대체한다는 구상이다.

타우 스케일링 법칙은 트랜지스터 크기를 계속 줄이는 대신 신호가 소자와 회로, 칩, 시스템을 통과하는 시간을 단축하는 데 초점을 둔다. 화웨이는 각 단계의 시간 상수인 타우(τ)를 낮추면 성능과 에너지 효율, 트랜지스터 밀도를 높일 수 있다고 주장했다.

이를 구현하는 기술로는 ‘로직폴딩(LogicFolding)’이 제시됐다. 회로 배치와 신호 경로를 재구성해 주요 배선 길이를 줄이고 데이터 전달 과정에서 발생하는 지연을 낮추는 개념이다.

화웨이는 같은 발표에서 지난 6년간 타우 스케일링 법칙을 적용해 381종의 칩을 설계·양산했다고 밝혔다. 단일 제품이 아니라 소자부터 시스템까지 여러 단계에 걸쳐 설계 원칙을 적용해왔다는 설명이다.

첫 적용 제품으로는 2026년 가을 출시 예정인 기린(Kirin) 칩을 제시했다. 이 제품에는 로직폴딩 구조가 처음 적용될 예정이다.

화웨이는 5월 25일 공식 발표에서 2031년까지 이 방식으로 설계한 고성능 칩의 트랜지스터 밀도를 14옹스트롬(Å), 즉 1.4나노미터 공정과 동등한 수준으로 높이겠다고 밝혔다. 실제 1.4나노미터 공정 양산이 아니라 그에 상응하는 트랜지스터 밀도를 달성하겠다는 목표다.

이 같은 노선은 첨단 노광장비 접근이 제한된 중국 반도체 산업의 환경과 맞물려 있다. 공정 미세화만으로 성능을 높이는 방식에서 벗어나 설계와 패키징을 통해 성능 향상을 모색하는 접근으로 풀이된다.

젠슨 황(Jensen Huang) 엔비디아($NVDA) 최고경영자(CEO)는 5월 28일 대만 현지 인터뷰에서 타우 스케일링 법칙을 두고 “화웨이에겐 돌파구”라고 말했다고 테크뉴스(TechNews)가 전했다. 화웨이가 처한 공정 제약을 설계 기술로 우회하려는 시도에 의미를 부여한 발언이다.

황 CEO는 다만 칩 적층과 3차원 패키징, 하이브리드 본딩은 대만과 TSMC($TSM)가 약 10년간 발전시켜온 분야라며 TSMC에는 위협이 아니라고 평가했다. 화웨이의 기술 노선이 기존 첨단 공정 경쟁을 곧바로 대체한다고 보기는 어렵다는 의미다.

사우스차이나모닝포스트(South China Morning Post)는 타우 스케일링 법칙이 실질적인 돌파구인지 과장된 주장인지 검증이 필요하다고 보도했다. 화웨이가 제시한 성능과 밀도 목표가 실제 제품에서 어느 수준으로 구현되는지가 평가 기준이 될 전망이다.

크립토·블록체인 시장과의 직접적인 연결점은 확인되지 않았다. 다만 AI가 반도체 수요와 제조 공정에 동시에 영향을 주는 구조에서 데이터센터용 연산 장비의 공급과 조달 비용은 블록체인 인프라 기업이 사용하는 GPU·AI 서버 환경과 간접적으로 맞닿아 있다.