파워텍 4억달러 승인…세미애널리시스가 전한 ASE 베니스 패키징안

대만 정부가 파워텍의 싱가포르 4억달러(약 5360억원) 투자안을 승인했다. ASE는 에이엠디($AMD)의 차세대 서버 CPU 베니스(Venice)에 적용할 패널형 패키징 방안을 공개했다.

대만 경제부 투자심의회는 28일 제36차 회의에서 파워텍(Powertech Technology·6239)의 XCIP TECHNOLOGIES 투자안을 승인했다. 파워텍은 브로드컴(Broadcom·$AVGO)과 합작 사업을 추진하고 있으며, 사업 범위는 패널형 첨단 패키징과 조립, 최종 검사 위탁 서비스다.

반도체 분석업체 SemiAnalysis는 29일 게시글에서 ASE와 자회사 실리콘웨어정밀산업(SPIL)이 베니스용 패널형 패키징 방안을 선보였다고 전했다. 게시글은 초기 생산 목표를 2027년 1분기로 제시했다.

이 방안에는 2세대 팬아웃 임베디드 브리지(FOEB) 기술이 적용된다. 브리지 기술은 패키지 안에서 칩 사이를 연결하는 역할을 한다.

패널형 패키징은 둥근 웨이퍼 대신 사각형 패널 위에서 여러 반도체를 가공하는 방식이다. 사각 패널을 사용하면 모서리 공간을 활용할 수 있어, 패키지 크기가 커질수록 면적 활용도를 높일 여지가 있다.

다만 패널이 커진다고 생산 효율이 자동으로 개선되는 것은 아니다. 휨 현상과 공정 균일도, 정밀한 정렬, 수율을 관리해야 한다.

SemiAnalysis가 제시한 베니스 사례에서는 310×310㎜ 패널 한 장에 중간기판 25개를 배치할 수 있다. 지름 300㎜ 원형 웨이퍼의 22개와 비교하면 약 14% 많다.

이 수치는 패널에 배치할 수 있는 중간기판 수를 비교한 것이다. 완제품 생산량이나 수율, 비용 절감률을 뜻하지는 않는다.

더 큰 중간기판을 가정하면 차이가 커진다. SemiAnalysis의 후속 게시글은 레티클 크기의 9.5배인 중간기판 사례에서 패널 한 장에 9개, 웨이퍼 한 장에 4개를 배치할 수 있다고 제시했다.

이 비교는 더 큰 패널을 다룰 장비가 성숙한다는 전제에 따른 계산이다. 따라서 배치 수의 차이만으로 양산 비용이나 실제 생산량의 우위를 단정할 수 없다.

ASE는 8월 27일 공개한 기술 자료에서 310×310㎜ 완전 자동화 패널형 패키징 플랫폼을 소개했다. 이 플랫폼은 FOCoS와 FOCoS-Bridge를 지원하며, 생산라인은 2027년 1분기 가동을 시작할 예정이다.

ASE는 웨이퍼 공정이 여러 제품에 계속 적합하다며 패널 공정을 기존 방식을 대체하는 기술이 아니라 보완하는 선택지로 설명했다. 패키지 크기와 생산량, 비용 등 조건에 따라 공정 방식을 달리할 수 있다는 입장이다.

AMD는 5월 21일 발표에서 베니스 프로세서의 생산 확대가 대만에서 시작됐다고 밝혔다. 이는 ASE 패널형 패키징 라인의 생산 목표와는 다른 일정이다.

앞서 AMD가 파워텍과 패널 기반 EFB를 검증한 내용도 보도됐다. 이번 투자 승인은 파워텍과 브로드컴이 추진하는 싱가포르 사업에 관한 것으로, ASE의 베니스 패키징 방안과는 별개다.

대만 당국의 승인은 해외 투자 사업에 관한 결정이며, ASE의 2027년 1분기 일정은 패키징 라인 생산 목표다. AMD가 밝힌 베니스 생산 확대는 프로세서 생산 단계다.