50나노 간격 구현한 TSMC 2D 트랜지스터

대만 TSMC(Taiwan Semiconductor Manufacturing Co.)와 ASML·아이멕(imec)이 300mm 웨이퍼에서 50nm 접촉 폴리 피치(CPP)의 2차원(2D) 소재 트랜지스터를 구현했다. 정상 작동한 트랜지스터 비율은 94%로 나타났다.

아이멕은 6월 15일 발표문에서 세 기관이 이황화몰리브덴(MoS2) n형 전계효과트랜지스터(nFET)와 이황화텅스텐(WS2)·이셀레늄화텅스텐(WSe2) p형 전계효과트랜지스터(pFET)를 300mm 웨이퍼에 통합했다고 밝혔다. CPP는 게이트와 소스·드레인 접촉부를 반복 배치하는 간격을 나타내는 공정 지표다.

구리 산카르 카르(Gouri Sankar Kar) 아이멕 컴퓨트·메모리 소자기술 연구개발 부사장은 “처음으로 2D nFET와 pFET의 성능을 해치지 않고 50nm CPP를 달성했다”고 말했다. 연구실 단위의 소자 성능뿐 아니라 대형 웨이퍼 공정에서 n형과 p형 소자를 함께 구현했다는 데 의미가 있다는 설명이다.

민 차오(Min Cao) TSMC 최고기술책임자(CTO)는 같은 발표문에서 연구실에서 생산시설로 이어지는 ‘랩 투 팹(lab to fab)’ 전환의 위험을 낮추고 속도를 높이는 데 협력의 초점을 맞췄다고 밝혔다. 2D 소재를 실제 제조 흐름에 적용하려면 수율과 신뢰성, 기존 공정과의 호환성을 함께 검증해야 한다.

ASML은 극자외선(EUV) 노광 기술로 채널 길이를 28nm까지 줄였다고 설명했다. 채널 길이와 CPP는 서로 다른 지표이므로 특정 공정 수치 하나만으로 트랜지스터 전체 크기를 판단해서는 안 된다.

2D 소재는 원자층 수준으로 얇아 게이트 전기장으로 전류를 제어하는 데 유리하다. 반면 표면에 게이트 절연막을 형성하는 과정에서 계면 결함과 누설 전류, 이동도 저하가 발생하기 쉬워 계면 공학이 주요 과제로 꼽힌다.

국립양명교통대(National Yang Ming Chiao Tung University·NYCU) 학술 저장소에 공개된 2025년 석사논문도 이 문제를 다뤘다. 위안춘 수(Yuan-Chun Su) NYCU 연구생과 원하오 창(Wen-Hao Chang) NYCU 지도교수가 이황화몰리브덴 탑게이트 트랜지스터의 초박막 계면 산화막 제어를 연구했다.

연구진은 이황화몰리브덴 표면에 초고진공 전자빔 증착 방식으로 약 0.3nm 두께의 알루미늄을 올린 뒤 산화해 산화알루미늄(Al2O3) 계면층을 형성했다. 100nm 채널 길이의 단일층 이황화몰리브덴 전계효과트랜지스터에서 등가산화막두께(EOT) 약 1nm와 피크 트랜스컨덕턴스 0.45mS/μm를 기록했다.

EOT는 실제 절연막의 전기적 특성을 실리콘산화막 두께로 환산한 값이다. 수치가 작을수록 게이트의 전기장 제어력을 높일 수 있지만 절연 성능과 누설 전류를 함께 관리해야 한다.

TSMC는 2022년 공개 연구에서도 화학기상증착(CVD) 방식의 단일층 이황화몰리브덴과 하프늄 계열 원자층증착 절연막을 결합했다. 당시 EOT 약 1nm와 68mV/dec의 문턱전압 이하 스윙을 달성해 2D 소재의 게이트 제어 성능을 제시했다.

네이처(Nature)에 7월 1일 공개된 별도 논문은 접촉부 축소 문제를 측정했다. 연구진은 비스무트 접촉 단일층 이황화몰리브덴 트랜지스터의 캐리어 전달 길이를 약 2.0nm로 확인했다.

캐리어 전달 길이는 금속 접촉부에서 반도체 채널로 전하가 실질적으로 이동하는 거리를 뜻한다. 2D 트랜지스터의 미세화는 채널 길이뿐 아니라 접촉 저항과 접촉부 크기, 게이트 절연막을 함께 줄이는 문제인 셈이다.

일부 외신 제목에 등장한 0.42nm 수치는 공개된 연구 자료에서 직접 확인되지 않았다. 확인된 수치는 △약 0.3nm 알루미늄 계면층 △EOT 약 1nm △약 2.0nm 캐리어 전달 길이 △50nm CPP로, 각각 가리키는 물리적 대상도 다르다.

이번 연구는 특정 주가나 종목의 수혜를 뒷받침하는 자료가 아니라 차세대 반도체 제조 기술을 검증한 결과다. TSMC가 AI를 반도체 제조 공정에 적용하는 동시에 AI 반도체 수요에 대응하는 산업 구조와 맞닿아 있지만 크립토·블록체인 시장과 직접 연결되는 사업이나 자금 흐름은 제시되지 않았다.

2D 소재 트랜지스터가 양산 공정으로 넘어가려면 300mm 웨이퍼에서 확인한 소자 성능을 바탕으로 수율과 신뢰성, 장기 안정성, 공정비용을 검증해야 한다. 현재 확인된 성과는 50nm CPP와 94%의 작동 비율, 28nm 채널 길이까지다.

검증 출처: NYCU 학술 저장소, 아이멕 발표문, TSMC 연구 페이지, 네이처 논문