엔비디아 파인만, 2028년 하반기 양산 목표

엔비디아($NVDA)의 차세대 AI 플랫폼 파인만(Feynman)이 2028년 하반기 양산을 목표로 개발되고 있다. TSMC($TSM)의 A16 공정과 3차원 적층, 광공동패키징(CPO) 기술이 함께 거론되면서 AI 가속기 경쟁의 축이 설계에서 파운드리와 패키징 생산능력으로 넓어지는 흐름이다.

디지타임스(DIGITIMES)는 엔비디아 파인만 플랫폼이 TSMC A16 공정을 채택하고 SoIC 3D 적층과 CPO 기술을 도입하는 방향으로 준비되고 있다고 보도했다. 마스비트(Marsbit)는 14일 오전 9시 59분 한국시간 이 내용을 전하며 TSMC가 SoIC 월 생산능력 목표를 기존 2026년 말 2만장에서 2027년 말 5만장으로 높였다고 밝혔다.

TSMC는 공식 기술 자료에서 A16을 나노시트 트랜지스터와 후면 전력공급망을 결합한 공정으로 설명한다. A16은 N2P 대비 같은 전압에서 속도를 8~10% 높이거나 같은 속도에서 전력 사용을 15~20% 줄이고, 칩 밀도는 최대 1.10배까지 높이는 것을 목표로 한다.

A16의 생산 준비 시점은 2026년 하반기로 제시됐다. 파인만의 양산 목표가 2028년 하반기로 거론되는 만큼, 공정 준비와 고객 제품 설계, 패키징 증설이 순차적으로 맞물려야 하는 구조다.

파인만이 주목받는 이유는 엔비디아의 기존 루빈(Rubin) 세대보다 더 복잡한 패키징 구조가 필요하다는 점이다. 루빈 세대는 여러 칩렛과 고대역폭메모리(HBM)를 묶는 구조가 중심이지만, 파인만은 3D 칩렛, SoIC, CPO로 확장되는 방향이 거론된다.

SoIC는 TSMC의 웨이퍼 수준 3D IC 적층 플랫폼이다. 여러 칩렛을 다시 통합해 시스템 성능을 높이고, CoWoS와 InFO 같은 첨단 패키징 기술과 결합할 수 있는 방식으로 소개돼 있다.

CPO는 광전 변환 기능을 기존 회로기판보다 반도체 패키지에 더 가깝게 배치해 데이터 이동 병목을 줄이는 기술이다. AI 데이터센터에서는 GPU와 스위치, 메모리 사이의 데이터 이동량이 커지는 만큼 연산 성능뿐 아니라 연결 구조가 전체 시스템 효율을 좌우한다.

엔비디아도 공식 행사에서 파인만을 루빈 이후 세대로 제시했다. 젠슨 황(Jensen Huang) 엔비디아 최고경영자는 GTC 2026 기조연설에서 파인만 세대가 새 GPU, 새 CPU, 블루필드 5, CX10을 포함하고 카이버(Kyber) 기반의 구리 및 CPO 스케일업을 모두 지원한다고 말했다.

이 발언은 차세대 AI 시스템에서 칩 자체뿐 아니라 랙 내부 연결 방식까지 설계 대상이 되고 있음을 보여준다. 고성능 AI 클러스터는 개별 GPU 성능만으로 확장되지 않고, 메모리와 패키징, 인터커넥트의 병목을 함께 줄여야 한다는 평가가 나온다.

TSMC의 첨단 패키징 증설도 같은 맥락에 있다. 이번 자료에는 자이 AP7과 난커 AP8 건설이 함께 언급됐고, AP7은 8단계로 계획된 것으로 제시됐다.

AP7의 P1·P2는 장비 반입 단계, P3·P4는 건축허가 취득 단계, P5~P8은 계획 단계로 전해졌다. 해당 공장은 애플 전용 WMCM 양산 외에도 고객 수요에 따라 SoIC, CoPoS, CPO 관련 라인을 배치할 수 있는 시설로 거론됐다.

마스비트는 엔비디아의 CoWoS와 CPO 주문을 실리콘웨어정밀공업(SPIL)이 맡는 주요 후공정 업체로 부상했다고 전했다. 다만 고객별 배분과 실제 적용 제품은 엔비디아와 TSMC의 공식 발표를 통해 단계적으로 확인될 사안이다.

자료에는 파인만 플랫폼의 엔브이링크(NVLink) 상호연결 대역폭이 1PB/s를 넘을 것으로 예상된다는 내용도 담겼다. 이는 루빈 울트라(Rubin Ultra)의 520TB/s보다 높아지는 수치로 제시됐다.

TSMC의 COUPE 기술은 SoIC를 통해 전자집적회로(EIC)와 광집적회로(PIC)를 3D로 통합해 광엔진을 구성하는 방식으로 설명됐다. 광전 변환을 기존 회로기판에서 패키징 구조 내부로 끌어들이는 접근이다.

엔비디아는 2026년 이후 AI 생태계에 400억 달러(약 56조7200억원) 이상을 투입한 것으로 전해졌다. 대상은 모델, 웨이퍼 제조, 데이터센터, 광통신 등으로 제시됐다.

국내 반도체 공급망에도 같은 흐름이 이어진다. 본지는 앞서 TSMC가 SoIC와 대형 CoWoS 패키징 개발을 병행하고 있다고 보도한 바 있다. 고성능 메모리와 패키징 수요가 AI 데이터센터 증설 속도와 맞물린다는 점에서, AI 메모리 증설 흐름도 함께 비교되는 대목이다.

파인만의 2028년 하반기 양산, TSMC의 2027년 말 SoIC 월 5만장 목표, AP7·AP8 증설은 모두 차세대 AI 반도체 수요를 겨냥한 로드맵이다. 실제 양산 규모와 고객별 배분, CPO 적용 범위는 향후 엔비디아와 TSMC의 공식 발표에서 구체화될 예정이다.

검증 출처: Marsbit 원문, TSMC A16, TSMC SoIC, NVIDIA GTC 2026