1.6나노 A16, 올해 4분기 양산 일정 제시

대만 TSMC(Taiwan Semiconductor Manufacturing Company·$TSM)가 후면 전력공급망을 적용한 1.6나노급 A16 공정 플랫폼의 개발·검증을 마치고 2026년 4분기 양산 일정을 제시했다.

2026 IEEE·JSAP VLSI 심포지엄 프로그램은 TSMC가 슈퍼 파워 레일(SPR)을 적용한 A16 플랫폼 기술을 개발·검증했으며 양산 시점을 2026년 4분기로 제시했다고 밝혔다. TSMC 공식 기술 자료도 A16을 나노시트 트랜지스터와 후면 전력 공급 구조를 결합한 공정으로 설명했다. (vlsi26.mapyourshow.com) (tsmc.com)

A16의 핵심은 전력 배선을 칩 앞면이 아니라 뒷면으로 돌리는 후면 전력공급망이다. 기존 구조에서는 신호 배선과 전력 배선이 앞면에 함께 놓였다. 공정이 미세해질수록 배선 밀도가 높아지고 전력 공급 효율을 유지하기 어려워진다.

TSMC는 A16에서 앞면 배선 공간을 신호용으로 확보하고 뒷면 전력 공급을 통해 전압 강하를 줄이는 구조를 제시했다. 연합뉴스가 전한 대만 언론 보도에서는 이 구조가 전력을 트랜지스터의 소스와 드레인 영역에 직접 공급하는 방식이라고 설명됐다.

성능 수치도 함께 공개됐다. TSMC는 A16이 N2P 공정과 비교해 같은 전압에서 속도를 8~10% 높이고, 같은 속도에서는 전력 소비를 15~20% 줄이며, 칩 밀도를 최대 1.10배 높일 수 있다고 밝혔다. VLSI 심포지엄 프로그램도 A16이 인공지능(AI)과 고성능컴퓨팅(HPC) 제품에 적합하다고 설명했다.

이 수치는 공정 미세화 경쟁의 초점이 단순 선폭 축소에서 전력 공급과 배선 구조 개선으로 옮겨가고 있음을 보여준다. AI 가속기와 HPC 칩은 연산량이 많고 전력 소모가 크기 때문에 같은 면적에서 신호 경로와 전력 공급망을 어떻게 나누는지가 성능과 효율을 좌우한다.

국내 독자에게 닿는 지점은 AI 반도체 공급망이다. 대형 AI 가속기는 미세 공정만으로 성능이 결정되지 않는다. 전력 공급, 신호 배선, 고대역폭메모리(HBM), 첨단 패키징이 함께 맞물린다.

앞서 본지는 엔비디아 파인만 플랫폼에서 TSMC A16 공정과 3차원 적층, 광공동패키징 기술이 함께 거론됐다고 보도했다. 다만 파인만의 최종 사양과 공급 일정 변화는 엔비디아($NVDA)의 확정 발표가 아니라 관련 보도에서 제기된 검토 사안이다.

TSMC의 투자 계획도 이어졌다. 대만 중앙통신사(CNA)는 TSMC 이사회가 11일 장기 생산능력 계획과 기술 개발 로드맵에 맞춰 약 294억4250만 달러(약 41조원) 규모의 자본 예산을 승인했다고 보도했다. 해당 예산은 첨단 기술 생산능력 설치와 공장 건설 등에 쓰일 예정이다. (focustaiwan.tw)

패키징 병목은 남은 확인 지점이다. 연합뉴스는 대만 언론 보도를 인용해 TSMC의 CoWoS 생산능력 부족으로 일부 패키징 주문이 인텔 말레이시아 공장으로 이관됐다고 전했다. CoWoS는 GPU 같은 연산 칩과 HBM을 연결하는 첨단 패키징 기술이다.

본지도 TSMC가 5.5배 레티클 크기의 CoWoS 첨단 패키징을 양산하고 수율을 98% 이상으로 끌어올렸다고 보도했다. 대형 AI 패키지는 연산 칩, HBM, 기판, 방열 구조가 함께 설계돼야 하기 때문에 전공정과 후공정 생산능력이 동시에 맞물린다.

업계에서는 첨단 공정을 TSMC가 맡고 후공정 패키징 일부를 다른 업체가 분담하는 구조가 AI 수요 확대 속에서 더 자주 거론될 수 있다는 관측이 나온다. 다만 개별 고객사의 실제 제품 적용 여부와 물량은 설계, 수율, 패키징 생산능력 공개 뒤 판단할 수 있다.

A16은 TSMC가 AI와 HPC용 첨단 공정에서 제시한 다음 단계다. 현재 확인된 일정은 2026년 4분기 양산이며, 실제 고객 제품에서 어떤 성능과 공급 물량으로 구현될지는 이후 제품 사양과 생산 계획 공개에 달려 있다.