코그니칩, 55쪽 명세 칩 초기 설계 10일 걸렸다고 밝혀

코그니칩(Cognichip)은 엔지니어 한 명이 55쪽짜리 명세를 바탕으로 초기 반도체 설계 작업을 10일 만에 마쳤다고 밝혔다. 회사는 같은 작업에 기존 방식으로 설계팀 전체가 약 20주(4~5개월) 걸린다고 설명했다.

코그니칩은 9월 14일 발표문에서 이 사례가 글로벌 상위 20위권 팹리스 기업에서 진행된 평가라고 밝혔다. 11월 11일 공개된 톰스하드웨어(Tom's Hardware) 인터뷰도 해당 성과를 다뤘다.

초기 설계(front-end design)는 명세에 담긴 요구사항을 회로가 구현할 논리 구조로 바꾸는 단계다. 설계 데이터를 제조에 넘기기 전 이뤄지는 작업이다.

이번 평가에서 엔지니어는 마이크로아키텍처를 설계하고 RTL을 작성했으며, 기능 검증과 전력·성능·면적(PPA) 최적화까지 진행했다. RTL은 디지털 회로가 데이터를 처리하는 방식을 기술하는 설계 표현이다.

기준 문서는 고객사가 미리 작성해 제공한 명세였다. 따라서 명세 작성 시간이나 제조, 실물 칩 시험까지 포함한 전체 개발 기간으로 읽어서는 안 된다.

ACI는 주문형 반도체(ASIC)와 재구성 가능한 반도체(FPGA) 설계를 겨냥한다. ASIC은 특정 용도에 맞춰 만드는 칩이며, FPGA는 제조 후에도 기능을 다시 설정할 수 있는 칩이다.

코그니칩은 반도체 물리 특성을 모델 구조에 반영한 설계용 AI 모델을 개발했다고 설명했다. 범용 언어 모델에 설계 기능을 덧붙이는 방식과 구별된다는 것이 회사 측 설명이다.

크립토 브리핑(Crypto Briefing)은 코그니칩이 시연에서 누설 전력을 18% 줄이고 2.4GHz 타이밍 클로저를 달성했다고 전했다. 이는 회사가 공개한 데모 지표다.

누설 전력은 트랜지스터가 작동하지 않을 때도 새는 전력을 뜻한다. 타이밍 클로저는 신호가 설계된 클록 속도에 맞춰 제때 도착하도록 확인하는 과정이다.

기업용 제품인 ACI 엔터프라이즈는 고객의 설계 정보가 제3자 AI 학습 과정으로 넘어가지 않도록 통제하는 기능을 내세운다. 코그니칩은 설계 정보가 고객사의 방화벽 안에 머문다고 밝혔다.

코그니칩은 르네사스(Renesas·6723)와 사이타임(SiTime·$SITM)을 포함해 40건 이상의 협업 과제에서 ACI 엔터프라이즈를 운영 중이라고 밝혔다. 이는 협업 과제 수로 고객사 40곳을 뜻하지는 않는다.

코그니칩은 2024년 설립됐다. 회사는 9월 발표문에서 총 9300만달러(약 1248억원)를 조달했다고 밝혔다.

반도체 설계 자동화가 겨냥하는 비용 부담도 크다. 코그니칩은 같은 발표문에서 첨단 공정의 테이프아웃 1회 비용을 4000만~1억달러(약 537억~1342억원)로 제시했다. 테이프아웃은 제조를 위해 설계 데이터를 생산 단계로 넘기는 절차다.

코그니칩은 9월 14일 발표문에서 2030년까지 반도체 설계 인력 부족이 100만명을 넘을 수 있다고 전망했다. 같은 발표문에서 회사는 ACI를 통해 업계가 매년 설계하는 칩 수를 2~3배로 늘릴 수 있다고 밝혔다.

AI를 반도체 설계 도구에 접목하려는 움직임은 다른 업체에서도 나왔다. 본지는 앞서 오픈AI(OpenAI)와 시놉시스(Synopsys)가 설계 도구를 실행하고 결과를 해석하는 AI 시스템을 공동 개발하기로 한 계획을 보도했다. 코그니칩은 9월 발표 당시 ACI 엔터프라이즈가 상용 제공에 들어가 고객사에 배포 중이라고 밝혔다.