인텔 첨단 패키징, 120㎜ 크기로 TSMC에 도전

인텔(Intel·$INTC)이 최대 120×120㎜ 패키지를 지원하는 차세대 첨단 패키징 기술 EMIB-T를 공개하며 TSMC의 CoWoS 중심 구도에 도전장을 냈다. 기술 검증 수율이 90%에 도달했다는 분석도 나왔지만 최종 양산 수율과는 구분해야 한다.

인텔은 2026년 전자부품기술학회(ECTC) 자료에서 EMIB-T가 실리콘 관통 전극(TSV)을 활용해 전력 공급과 고속 신호 전달 성능을 개선한다고 밝혔다. 기술 목표는 △25마이크로미터 범프 피치 △120×120㎜ 패키지 △9개 이상 레티클 면적의 연산·메모리 실리콘 통합 △HBM4e 12Gb/s △UCIe 64Gb/s 지원이다.

EMIB-T가 주목받는 배경에는 AI 가속기와 고성능컴퓨팅(HPC) 칩의 대형화가 있다. 연산 칩렛과 고대역폭메모리(HBM)를 한 패키지에 더 많이 배치해야 하면서 첨단 패키징 생산 능력이 AI 반도체 공급망의 핵심 요소로 떠올랐다. 본지는 앞서 엔비디아의 2027년형 AI 가속기 HBM 사양 조정 가능성도 제한된 HBM 공급을 전제로 한 분석이라고 전했다.

TSMC(Taiwan Semiconductor Manufacturing Company·$TSM)의 CoWoS는 대형 실리콘 인터포저를 이용해 로직 칩과 HBM을 연결한다. 인텔의 EMIB 계열은 연결이 필요한 지점에 작은 실리콘 브리지를 배치하는 구조다. 인텔은 이 방식이 대형 인터포저보다 실리콘 사용량과 제조 부담을 줄일 수 있다고 설명했다.

궈밍치(Ming-Chi Kuo) 애널리스트는 X에서 “개발 중인 EMIB-T의 기술 검증 수율이 90%에 도달한 것은 긍정적이지만 합리적인 신호”라고 말했다. 이어 수율을 90%에서 98% 이상으로 끌어올리는 과정은 초기 개발 단계보다 어렵다고 지적했다. 기술 검증 수율 90%를 최종 양산 수율로 해석하기 어려운 이유다.

TSMC도 CoWoS의 생산 규모를 확대하고 있다. TSMC는 2026년 북미 기술 심포지엄에서 현재 5.5배 레티클 크기의 CoWoS를 생산하고 있으며, 2028년에는 약 10개의 대형 연산 다이와 20개의 HBM 스택을 통합할 수 있는 14배 레티클 제품을 생산할 예정이라고 밝혔다. 2029년에는 14배 레티클을 넘는 제품으로 확장할 계획이다.

인텔은 외부 고객을 대상으로 첨단 패키징 사업도 확대하고 있다. Tom’s Hardware는 2026년 4월 보도에서 데이브 진스너(Dave Zinsner) 인텔 최고재무책임자가 모건스탠리 TMT 콘퍼런스에서 첨단 패키징 사업의 계약 규모가 연간 수십억 달러(수조원대)에 근접했다고 말했다고 전했다. 다만 공개된 EMIB-T 양산 고객은 제한적이다.

이번 사안은 가상자산보다 AI 반도체 공급망과 직접 연결된다. 비트코인(BTC) 채굴 장비나 블록체인 전용 칩에 EMIB-T가 적용된 사례는 확인되지 않았다. EMIB-T의 경쟁력은 외부 고객 제품의 양산 수율과 실제 채택 사례가 공개된 뒤 구체적으로 평가할 수 있다.