TSMC는 2030년까지 3D 칩 분야에서 수조 개의 트랜지스터 이정표를 목표

사진 = Briáxis F. Mendes(孟必思

TSMC는 2030년까지 3D 패키지 회로에 1조 개 이상의 트랜지스터를, 모놀리식 장치에 2천억 개가 넘는 트랜지스터를 공급할 계획이다.

TSMC는 2030년까지 3D 패키지 칩에 1조 개 이상의 트랜지스터를 통합

TSMC는 IEDM 2023 컨퍼런스에서 자사의 반도체 "포트폴리오"가 어떤 모습일 것으로 예상하는지에 대한 로드맵을 공개했으며, Tom's Hardware 에 따르면 대만 대기업은 이번 10년 말에 몇 가지 높은 목표를 가지고 있는 것으로 보인다 .

로드맵에 따르면 TSMC는 2025~2027년으로 설정된 TSMC의 N2 및 N2P 공정과 2027~2030년으로 예정된 최첨단 A10(1nm) 및 A14(1.4nm) 공정을 도입하는 등 자사 공정이 제대로 진행되고 있다고 확신한다. TSMC는 공정 감소 외에도 다른 반도체 기술에서도 상당한 발전을 이루어 업계가 따라야 할 표준을 확립할 계획이다.

여기서 가장 흥미로운 요소는 대만 대기업이 반도체 산업의 두 가지 중요한 분야인 모놀리식 설계와 3D 헤테로 통합(또는 일반인의 용어로 칩렛 설계)에서 획기적인 발전을 보여주었다는 것이다. 업계에서는 적응성과 비용 절감 효과를 제공하는 칩렛 배열로 전환하고 있다.

TSMC와 인텔의 혁신이 이끄는 반도체 산업의 미래

AMD는 최신 소비자, 데이터 센터, 그리고 현재는 MI300 가속기 칩에 TSMC 칩렛 설계를 사용해 왔다. Intel은 또한 소비자 플랫폼을 위한 블루 팀의 첫 번째 칩렛 설계인 Meteor Lake 프로세서를 발표했는데, 이는 WCCFTech 에 따르면 TSMC가 한 발 앞서 있는 칩렛이 미래의 길임을 암시한다 .

Meteor Lake는 TSMC의 제조 기술을 사용하여 제조된 프로세서로 구동된다. 업계에 따르면 3D Hetero Integration은 2030년까지 "1조 개의 트랜지스터"를 갖게 될 것이다.

TSMC는 최근 출시된 NVIDIA의 Hopper H100 GPU에서 모놀리식 프로세서의 "복잡성"이 크게 증가한 것을 목격했기 때문에 모놀리식 배열을 포기하지 않는 것으로 보인다. 그러나 이는 분명히 미래에 지속 가능하지 않다.

이것이 바로 TSMC가 IEDM에서 발표한 내용에 따르면 모놀리식 설계가 결국 2,000억 개의 트랜지스터로 제한되는 이유이며, 이는 비록 숫자는 많지만 칩렛이 제공하는 것에는 미치지 못한다.

향후 몇 년간의 TSMC 계획에는 의심할 여지 없이 엄청난 산업 잠재력을 지닌 혁신이 포함된다. 이는 또한 반도체 시장이 칩렛 기반 설계로 전환할 것임을 시사하는데, 이는 그 자체로 흥미로운 전망이다.

[해당 기사는 이코노타임즈에 게재되어 있으며, 번역 퍼블리싱 허가를 받았습니다.]