3D D램, 로직 파운드리 공정 활용…SK하이닉스 차세대 구상

SK하이닉스가 메모리와 로직, 파운드리와 패키징을 아우르는 3D D램 기술 방향을 제시했다. 발열과 미세 연결, 공정 통합은 상용화를 위한 과제로 남았다.

SK하이닉스는 8일 경기도 이천 SUPEX센터에서 열린 ‘2026 SK하이닉스 미래포럼’에서 3D 메모리 기술의 주요 방향을 공개했다. 김경훈(Kyunghoon Kim) SK하이닉스 부사장과 손호영(Hoyoung Son) SK하이닉스 부사장은 △D램 주변회로에 로직 파운드리 공정 적용 △데이터 버스 폭 확대 △초단거리 데이터 전송을 핵심 과제로 제시했다.

3D D램은 평면에 배치하던 메모리 셀을 수직으로 쌓아 집적도를 높이는 기술이다. 서로 다른 기능을 가진 칩을 따로 만든 뒤 결합하는 이종 집적을 포함하며, 메모리와 로직 회로를 연결해 데이터 이동 거리를 줄이는 방식이다.

김경훈 부사장은 “3D 적층 D램을 실제 제품으로 구현하려면 설계 최적화뿐 아니라 발열과 공정 복잡성 같은 과거와 다른 기술 과제를 해결해야 한다”고 말했다. 여러 층을 정밀하게 연결하고 제조 공정을 안정적으로 통합하는 일이 제품화의 핵심이라는 설명이다.

패키징 기술도 주요 과제로 제시됐다. 미세 연결 배선과 본딩, 공정 통합을 함께 해결해야 하며, 웨이퍼를 만드는 전공정과 칩을 연결·조립하는 후공정의 경계가 좁아지는 만큼 설계 단계부터 제조와 패키징을 함께 최적화해야 한다는 취지다.

손호영 부사장은 “3D 기술은 웨이퍼 공정과 패키징 사이의 기술적 경계까지 바꾸고 있다”며 “첨단 패키징 혁신과 함께 기존 영역을 넘어선 공동 최적화와 새로운 협업 체계를 구축해야 한다”고 말했다. 3D 메모리 개발이 메모리 업체만의 과제가 아니라 파운드리와 패키징 생태계의 공동 과제로 확대되고 있다는 의미다.

고려대 신창환 교수는 3D 기술을 단순한 칩 수직 적층이 아니라 메모리와 연산 칩의 구분을 허무는 기술로 정의했다. 소자 미세화가 한계에 가까워지고 시스템과 메모리 사이의 데이터 이동에 따른 시간·전력 부담이 커지는 상황에서, 재료·소자·패키징·아키텍처를 인공지능으로 연결하는 3D 통합 설계 체계가 필요하다고 제안했다.

앞서 중국 반도체 장비업체 나우라가 3D D램 관련 식각 공정 돌파구를 주장한 사례처럼 3D D램은 적층과 연결, 식각과 수율 확보가 함께 요구되는 기술로 다뤄지고 있다. 다만 기업별 기술 수준과 양산 단계는 서로 다르다.

SK하이닉스는 3D 적층 D램과 HBM, HBF를 작업 특성에 맞게 조합하고 인공지능 서비스·소프트웨어·가속기 기업과 시스템 수준의 공동 설계를 추진하는 ‘풀스택 AI 메모리’ 방향도 제시했다.

곽노정 SK하이닉스 사장은 메모리 시장을 변화가 계속되는 굽은 길에 비유하며 내부 역량뿐 아니라 외부 환경의 변화 속도와 방향에 유연하게 대응해야 한다고 말했다. SK하이닉스는 포럼에서 나온 논의를 사내 교육 콘텐츠로 정리하고 각 조직의 과제와 연결할 예정이다. 3D D램의 구체적인 양산 시점과 제품 사양은 공개되지 않았다.